Отправлено yes 13 февраля 2001 г. 11:49 В ответ на: Ответ: отправлено Игорь 12 февраля 2001 г. 19:58

reg [15:0] A,B,C,...,OUT2
//
wire [15:0] OUT;
assign OUT = sel==0 ? A : sel==1 ? B : sel==2 ? C ... // обычный MUX
далее
always @(posedge CLK)
begin
...
// ++++ sel <= 2;
OUT2 <= OUT; // ?????????????
...
end

always @(negedge CLK)
begin
...
sel <= 2;
// ++++ OUT2 <= OUT; // ?????????????
...
end

++++ то есть сигнал управления меняете по одному фронту, а сигнал с шины защелкиваете по другому

always @(OUT)
OUT2 <= OUT;

+++ а такая конструкция синтезом проигнорировться должна

если не секрет - где Вы верилог применяете и как давно? пишите на мыло если что...