|
|
Во-первых - Verilog с помощью имеющихся средств всегда можно сконвертировать в VHDL netlist.
Во-вторых - интерфейс Wishbone специально сделан для облегчения связки различных уровней в проектах и, к тому же очень прост.
В-третьих - FIFO в указанный проект Вы можете подключить свое, делается это очень просто.
Ну и последнее, чтобы Вы не бурчали, :)) это не общие мысли, а практика - я этот проект как-то рассматривал и даже имплементировал в ПЛИС.
E-mail: 
info@telesys.ru
