[an error occurred while processing this directive]
См. Design Manager -> Design -> Options -> Configuration -> Edit Options -> Startup
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
Pashka 18 ноября 2002 г. 09:57
В ответ на: 2 Pashka(+) отправлено
-=Sergei=- 16 ноября 2002 г. 19:17
|
|
|
|
В чем отличие форматов не знаю. Для того чтобы грузить бит-файл непосредственно в FPGA через JTAG (например Parallel Cable III) надо поставить опцию JTAG Clock. По умолчанию всегда стоит CCLK, это для программирования ПЗУ и последующей загрузки из ПЗУ.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru