|
|
Для предварительной оценки, чтобы не полагаться на чужое мнение, достаточно разработать простой проект на VHDL/Verilog с требуемыми функциями (например, счетчик, сумматор, умножитель, и т.п.), и синтезировать его с помощью синтезатора (например, Synplify), обеспечивающего хорошую оценку выполнения требуемых (лучше максимально жестких) timing constraints для различных микросхем.
Сравнение цен по прайсу дополнит полученную картину по быстродействию, и количеству задействованных ресурсов.
E-mail: 
info@telesys.ru
