Отправлено Anatoly_T 29 октября 2002 г. 16:44

Не подскажет ли уважаемый All,
почему, даже при компиляции элементарных примеров типа:
subdesign bidirect
(
dir, oe: input;
da[1..0], db[1..0]: bidir;
)
begin
for i in 0 to 1 generate
db[i] = tri(.in=da[i], .oe=dir&oe);
da[i] = tri(.in=db[i], .oe=!dir&oe);
end generate;
end;

MaxPlus выдает в симуляторе "found logic contention" на этих шинах в момент смены сигнала разрешения выхода? понятно, что соответствующие .OE меняются не одновременно, так что, их lcell`ами выравнивать? Или это где то в опциях? насколько это близко к реальности и критично?
Заранее спасибо.

• Ответ: Посмотрите интерфейс PCI, там это учтено — iosifk   (30.10.2002 10:28, 233 байт)
  • Спасибо! — Anatoly_T   (30.10.2002 11:07, пустое)
• Внутри Альтеры физически нет двунаправленных шин-вот он и не может их развести. (-) — Alecsandro   (29.10.2002 20:34, пустое)
  • А кто сказал - что это внутренние шины - может da и db - IO-пины ? — SM   (29.10.2002 21:24, пустое)
    • Да, шины "внешние"... — Anatoly_T   (30.10.2002 09:41, пустое)
      • Тогда никакого контеншена скорее всего нет. А просто некорректно введены формы сигналов для симуляции. — SM   (30.10.2002 11:08, пустое)