[an error occurred while processing this directive]
RESET как раз синхронный и сбрасывает триггер по приходу CLK. Если D=1 и RESET=1, то по приходу CLK Q=0, поскольку RESET имеет более высокий приоритет по отношению к D. Асинхронным является CLEAR.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)