Отправлено summer_point 03 октября 2002 г. 19:35

Столкнулся с совершенно необъяснимой ситуацией. Нужно ввести в ПЛИС несколько сигналов с LVDS интерфейсом. Определяю ножку ABCD как LVDS, появляется в floorplan'е она и комплементарная (правда, комплементарная как ABCD~0 и признак Comb на ней вместо IN, fanout'ы на ней также отсутствуют). Включил, смотрю. Сигнал грязный донельзя (пишу их под один из LVDS-группы в качестве такта), явные 50 Гц помехи. Уровень LVDS сигнала штатный (смещение 1.2В, дельта 0.35В), терминаторы включены, кабель экранированный - дальше некуда. При смене полярности выводов запись прекращается - такт как бы исчезает. Включаю так же как и должно быть штатно, за исключением того, что у второго (негативного) провода в витой паре отсутствует контакт с драйвером. Смотрю все те же 50 Гц, та же картина. Похоже для того чтобы выделенный LVDS вход стал таковым (а не обычным LVTTL входом - который я наблюдал все время, хотя в репортах все, дескать, дифференциальное) надо выполнить какие то манипуляции. Причем эти манипуляции нигде не описаны у производителя. !!!Вопрос: Никто не сталкивался с таким поведением апексов, как такую проблему решить, и, вообще, LVDS в этих микросхемах есть или это очковтирательство типа Altera vs. Xilinx? Буду очень признателен за помощь.