Отправлено svt 01 октября 2002 г. 12:51 В ответ на: Ответ: (+) отправлено Начинающий ACEX'от 01 октября 2002 г. 10:20

Т.е. есть задержка во времени прихода клока на разные триггеры счетчика. Если не следить за разводкой схемы, то в счетчиках в FPGA можно получить и гораздо больший разбег, чем эти самые 1-1.5нс. В FPGA правда есть специально проложенные цепи для клоков, которые обеспечивают почти нулевые задержки. Но их мало, т.к. основное-то назначение FPGA(как, впрочем и CPLD) - построение полностью синхронных схем. Для этого же вводят узлы компенсации задержек в логике (PLL или DLL), чтобы работать по клоку, задержанному на один такт. Только используя все это можно получить ту заявляемую производителями системную частоту в сотни МГц.
В случае, если схема не является полностью синхронной (а обычно так оно и есть), то надо просто знать об эти задержках и строить логику так, чтобы они не влияли на работу устройства.
Если у тебя много счетчиков, то специальных клоковых цепей тебе видимо не хватит(я работаю с Xilinx и Альтеру в деталях не знаю, но принципы их схожи), чтобы получить минимальный разбег клоков. Но на самом деле это и не нужно. Этот разбег важен только для достижения максимальной скорости счета счетчика.
У тебя же проблема совсем в другом. Тебе, как я понимаю, нужно просто иметь возможность читать счетчик "на лету", т.е. без его остановки. В этом случае (даже если он будет идеально синхронный или ты будешь использовать CPLD) при чтении счетчика без принятия специальных мер все равно есть вероятность не равная нулю, что ты попадешь на момент переключения триггеров и считаешь ерунду.
Кстати время переключения триггера не многим меньше твоего глитча.
Так что все это нормально.