Отправлено SM 30 сентября 2002 г. 20:16 В ответ на: синхронизация тактов в двух чипах. как сделать? отправлено yes 30 сентября 2002 г. 19:47

когда locked всегда обеспечивает сдвиг фазы на входах ФД либо 0, либо 90, в зависимости от реализации того самого ФД. А так как входная частота ФД образуется делением выхода PLL на N, где N целое (верно для небольших N, <=8, если повезет то и больше) и делитель всегда работает по фронту (полож. или отр. - неважно) выходной частоты, то фронт выходной частоты всегда будет синхронен с фронтом входной +-дрожание фазы за счет изменений значения счетчика фильтра DPLL.
Соответственно если применен в чипе ФД со сдвигом фазы 0, то просто достаточно подать клок от одного и того-же источника на оба чипа с условием одинаковой задержки от источника клока до входов чипа. И синхронизация внутренних клоков обеспечится сама собой, после того, как обе PLL захватят частоту. Причем сдвиг фазы обоих азиков друг от друга будет 0+-2*N*дрожание одного азика на ФД. И в этом случае я не вижу нужды в дополнительных синхронизаторах.
Если применен ФД со сдвигом 90 град. то сложнее. Из-за этого самого сдвига результирующий (постоянный) сдвиг может быть не 0, а другой, причем список начальных сдвигов зависит от коэффициента умножения.
Но на опыте наблюдения выходных сигналов DPLL'ей всяких разных процессоров (с DPLL в азиках и фпга не имел сношений) я не встречал пока 90-градусных.

То бишь если в DPLL ФД 0-градусный, то 40 мгц иметь входной клок с одного генератора, а 320 - в азиках через встроенную DPLL.

Если что-то недосмотрел - поправляйте.

• наверно я в ФД разбираюсь слабо - у меня вызывает сомнение — yes   (30.09.2002 20:52, 381 байт)
  • В принципе проще простого - провести экскремент на паре альтер простеньких. — SM   (30.09.2002 22:03, пустое)
  • Ответ: (+) — SM   (30.09.2002 21:12, 1049 байт)
    • попробую разобраться - но чего-то не верю в успех — yes   (01.10.2002 12:22, 129 байт)