|
|
необходимо сделать схемку которая 64 разрядную шину сжимает в 32 разрядную и передает по вронту и срезу.
Что я написал...
entity SER64_32 is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
D : in STD_LOGIC_VECTOR(63 downto 0);
Q : out STD_LOGIC_VECTOR(31 downto 0)
);
end SER64_32;
architecture SER64_32 of SER64_32 is
begin
-- enter your statements here --
process (CLK)
begin
if (CLK'event and CLK='1') then
Q <=D(31 downto 0);
end if; -- CLK
end process;
process (CLK)
begin
if (CLK'event and CLK='0') then
Q <=D(63 downto 32);
end if; -- CLK
end process;
End SER64_32;
На два процесса разбил, потому что в противном случае не синтезируется, но в таком вот виде неработает, на выходе получается "?" в тех битах в которых нет совпадения сторшего и младщего 32 битного слова. Где ошибся?
E-mail: 
info@telesys.ru
