Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Программируемые логические схемы и их применение»
работаю в Active-HDL 7.2 - пропали задержки в timing simulation?...
Отправлено
gore222
(83.167.125.107)
15 апреля 2010, г. 14:32
В design setting - verilog advanced установил delay mode - distributed
Видеоролик от ALDECа про tim sim просмотрел.
Подсобите.
Если вы - "
gore222
", то можете присоединить файл к сообщению.
Имя*:
Пароль*:
Максимальный размер файла: 65536 байт.
Разрешённые форматы: png gif pdf jpg jpeg zip rar
(* - обязательные поля)
Составить ответ
|
Вернуться на конференцию
Ответы
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 56:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru