Задержку распространения такта в ноге можно задавать самому через Assigment Editor: 1. Запускаете его (команда Ctrl+Shift+A), далее в окне From кликнуть на надпись New, вызвать Node finder (в фильтре его указываете Post-Compilation) и ищете там выход ПЛЛ (если по вашей картинке, то это должен быть Clk0 или с0), найденный выход ПЛЛ должен появиться в столбце From Assigment Editor'а; 2. В столбце To Assigment Editor'а через тот же Node finder ищете нужную выходную ножку, в ващем случае SX2_IFCLK и выбираете ее; 3. В столбце Assigment Name Assigment Editor'а выбираете Output Maximum Delay; 4. В столбце Value выбираете максимальную задержку для данного сигнала в нС; 5. Компилить, сохранив изменения в Assigment Editor'е. И после компиляции внимательно изучите репорт! Если такую задержку квартусу не удастся изобразить, то он об этом напишет либо в ворнингах либо во вкладке Timing Analiser -> Messages.
Есть еще один вариант: 1. Необходимо перед всеми выходными сигналами, образованными по этому такту, поставить тригера (регистры, если шины) и затактировать их нужным фронтом; 2. Потом эти тригера или регистры необходимо поместить внутри ножек при помощи Chip Planer'a. Для этого в чип планере жмете на интересующую ножку, Потом жмете кнопку Generate Fan-In Connections и чип планер покажет стрелочкой последний тригер перед выбранной ножкой, хватаете его мышкой и тащите прямо в ножку. Таким образом задержка сигнала от фронта (или среза), которым тактируются тригера перед ножкой, будет сведена до минимума и измеряться она уже будет в 10-ках пС. Только не забывайте компилить после всех операций в чип планере.
Удачи!