Есть входной тактовый сигнал 24МГц, который умножается на два пллкой. То есть получается 48МГц и этот сигнал выдаётся напрямую из ПЛИС на тактовую ногу внешней схемы. Так же этим сигналом тактируется внутренняя логика, которая формирует необходимые выходные сигналы для внешнего интерфейса (задача связать процессор NIOS2 и внешнюю схему).

Проблема в том, что на выходных ногах получается разброд и шатание относительно тактового выходного сигнала от компиляции к компиляции, что в общем-то правильно, ибо не указано как они должны формироваться. То есть не очень понятно, как правильно записывать констрейны для приведённого случая. Я осилил кукбук и доки по TimeQuest и написанию SDC, но учитывая мои знания английского и специфической терминологии это не принесло результата.

http://unsorted.ru/weblogs/upload/762/12021537354a9276dd210f9.gif
Необходимо указать ограничения для времени 'th' (в частности минимальное время).

Конкретно такого примера, когда тактовый сигнал выдаётся из ПЛИС на внешнюю ногу и относительно него задавать задержки остальных сигналов там нет (есть понятные примеры когда ПЛИС и внешняя схема тактируется одним сигналом). У меня получается так, что компилятор считает задержки относительно фронта 48MHz внутри ПЛИС, не учитывая задержку распространения на ноге SX2_IFCLK и получается, понятно, полная хрень.

Подскажите пожалуйста как правильно записать ограничения в данном случае? Возможно где-то есть толковая бумага по этому поводу (с различными примерами желательно)?

P.S. Извините если пишу не в тот раздел конференции.