Часть FPGA работает на относительно высокой тактовой частоте - тактовая синхронизация, остальная часть схемы работает от поделенной на 16 этой же частоты. (Для уменьшения потребления - все процессы медленные). Обе половины схемы синхронны - от своих тактовых частот. При симуляции Quartus II выдаёт отрицательный Slack, который не исчезает, даже, если уменьшить тактовую в 2 раза. Не подскажет ли кто, как бороться? Схему ввожу в виде графических примитивов.