Точнее, происходит следуещее: («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Точнее, происходит следуещее:

Отправлено ++ 13 января 2009 г. 10:30
В ответ на: Пропадаю. Подск пож: synplify, verilog отключить оптимизацию компонента. отправлено пользователем ++ 13 января 2009 г. 09:47


/*===============================================================================
==================*/
assign trig_ila0= {cpu_cyc_o, cpu_adr_o[27:16]};
ila_wb_bus  ila0  (.CLK(wb_clk), .TRIG0 (trig_ila0), .CONTROL (control0)); /* synthesis syn_noprune=1; syn_preserve= 1; */
icon_wb_bus icon0 (.CONTROL0 (control0)); /* synthesis syn_noprune=1; syn_preserve= 1; */
/*===============================================================================
==================*/

synplify:
W CL168 Pruning instance ila0 - not in use ... wb_bus0.v top.srr 09:25:11 Tue Jan 13 compilerReport
W CL168 Pruning instance icon0 - not in use ... wb_bus0.v (61) top.srr (998) 09:25:11 Tue Jan 13 compilerReport
W CS133 ignoring property syn_noprune wb_bus0.v (61) top.srr (808) 10:24:56 Tue Jan 13 HDL Compiler
W CS133 ignoring property syn_noprune wb_bus0.v (60) top.srr (40) 10:24:56 Tue Jan 13 HDL Compiler

Как (verilog) отключить оптимизацию одного компонента, не имеющего выходов.
Спасибо.

Точнее, происходит следуещее:

Ответы