Никогда sdram не занимался.

Вопрос: судя по схеме datasheet sodimm micron.com, ~cs0, ~cs1 выбирают микросхемы памяти разрядов данных [63:32]/[31:0] .

Но, по исходникам контроллера sdram fpga altera на ~cs0/~cs1 направляется старший разряд шины адреса mk. Преобразование sdram_dq[63:0] - > data_bus[31:0] происходит за 2 такта вне зависимости от ~cs0/~cs1.

Что понял не так? Пропадаю.