Прежде чем занятся чем-то - подумайте, - а оно вам надо?
вот ваша схема.

module sel_latch(kc3,move,cnt,timer,result);

input kc3,move,cnt,timer;

output [1:0] result;

reg [1:0] result;
wire [1:0] a;

assign a[1] = ~kc3 & ~move & ~cnt;
assign a[0] = ~kc3 & ~timer & ~(move & cnt);



always @(a)
begin
case (a)

00: result = 3;
01: result = 2;
02: result = 0;

endcase
end

endmodule