Используется Active hdl для ведения проекта
Для синтеза используется Ise
Для implementation используется Ise

Если вместо Ise для синтеза использовать sinplify- проект собирается ok и работатет.

Если для синтеза использовать Ise, появляются ошибки

ConstraintSystem:59 - Constraint <NET "P1_RST"  LOC = "C29"  ;>
   [top.ucf(90)]: NET "P1_RST" not found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.

top.vhd

entity top is
	 port(..............................................
		 P1_RST     :   out std_logic;
                        ..............................................
                       );

reset <= reset_async when (clk'event and clk = '1');
P1_RST <= not reset when (pci1_clk'event and pci1_clk = '1'); 
P2_RST <= not reset when (pci1_clk'event and pci1_clk = '1'); 

Как я понял, Ise оптимизирует цепь, прикрученную к порту (удаляет лишнее).

Что я мог сделать не так?
Как скооректировать top.vhd , или опции синтеза и implementation active hdl проекта ?

Спасибо.