Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Как правильно обконстрейнить схему с использованием enable? (+)

Отправлено ivanov_sg 23 июля 2008 г. 11:25


Пример модуля на verilog:
Модуль представляет собой 2 регистра (входной и выходной) со входами enable и арифметической схемой между ними...

По альтеровскому примеру:
http://www.altera.com/support/examples/timequest/exm-tq-clock-enable.html
ничего не понял... Помогите плиз.

module sm_test (
input rst,
input clk, //период 10 ns
input [w-1:0]data_in, //период 200ns, длительность 10 ns
input data_clk,

output [2*w-1:0]data_out
);
parameter w=16;

//--input section--
reg [w-1:0]reg_data_in;
always @ (posedge rst, posedge clk)
begin
if (rst) reg_data_in=0;
else if (data_clk) reg_data_in=data_in;
end
//-----------------

//--output section--
reg [2*w-1:0]reg_data_out;
always @ (posedge rst, posedge clk)
begin
if (rst) reg_data_out=0;
else if (data_clk) reg_data_out=reg_data_in*reg_data_in+reg_data_out;
end
//------------------

assign data_out=reg_data_out;

endmodule


Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 234:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru