set_clock_uncertainty

Об неопределенности adcstb в документации на АЦП нет ни слова, во всяком случае, неопределенность будет не лучше smpclk. А вот задать adcstb-adc_data[*] skew вроде нельзя – можно только skew для двух тактовых сигналов.

--************************************************

set_input_delay, наверное, станет описанием на уровне системы, если систему описать полностью. Чего я и добиваюсь.

В предыдущем посте две аналогичные команды задали требование для входного регистра (расположен в FPGA) данных с АЦП: принять данные (или считать данные действительными) между 2 и 3 нсек после положительного фронта adcstb (Примем это условие за истину :)).

Из документации на АЦП:
- smpclk-adc_data[*] delay: 1.3ns (min) .. 3.8ns (max)
- smpclk-adcstb (falling_edge) delay: 1.3ns (min) .. 3.8ns (max)
- adcstb-adc_data[*] skew: -0.1ns (min) .. +0.1ns (max)

Нигде в документации нет явно указанного «между 2 и 3 нсек …», т.е. это уже выведенные мной косвенные данные. Есть желание узнать, как написать по-другому констрейны, чтобы в них указывать именно приведенные в документации времена, причем так, что бы из этого описания однозначно следовало для TimeQuest «между 2 и 3 нсек …».
Почти уверен, что для достижения этой цели, нужно описать систему полностью, включая smpclk.

Другим положительным моментом полного описания будет «самодокументируемость», т.е. другой инженер (или я по прошествии времени) прочтет SDC и поймет состав и взаимодействие «игроков команды».