Имеется верилоговый проект, в котором используются примитивы xilinx, может кто подскажет, как проинициализировать примитив, чтобы симулятор воспринял инициализацию адекватно. Например, на такую конструкцию:

LUT3 LUT3_3 (
.O(sig_o),
.I0(sig_i[0]),
.I1(sig_i[1]),
.I2(sig_i[2]) );
defparam LUT3_3.INIT = 8'b01000010;

пишет ошибку:
The defparam statement from module "..." in "..." points to variable "INIT" in a non-Verilog design region ".../LUT3_3"

Переписал без defparam:

LUT3 #(8'b01000010) LUT3_3 (
.....

пишет варнинг
Actual value is incompatible with formal "INIT" (mixed simulation) - actual value will be skipped.
и ставит инит по умолчанию:(

С верилогом недавно работаю, может чего не знаю...