Значит дело в самом проекте. После 1 мкс что то требует анализа.
проверить просто на примере.

module count
(
input clk,
input count_up,
output reg [3:0] ct
);

always @(posedge clk)
begin
ct <= ct + (count_up ? 1'b1 : -1'b1);
end

endmodule

У меня это за 2 секунды моделируется. Что при интервале 1 мкс. Что 2 мкс.