Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Объясните дураку, почему Квартус не ситезирует следующую конструкцию (код внутри, верилог)

Отправлено slava2005 06 января 2008 г. 19:06


reg [4:0] s1;
reg init1;
reg init2;


always @(posedge CLOCK_50) s1 <= s1 + 1;

always @(posedge CLOCK_50)
begin
if (s1==4'b0100)
begin
if (init1==0)
begin
if (init2==0) init1<=1;
end

end
if (s1==4'b1111)
begin
if (init2==0)
begin
init2<=1;
init1<=0;
end
end

end

Выбрасывает нафиг старший разряд s1, и init1 ставит в ноль. Почему ?


Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
отымите от 2 единицу:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru