И еще конкретика.
Имеется "быстрый" клок на частоте близкой к предельной для данной fpga.
Он "питает" небольшую часть схемы и из него нужно получать "медленный" клок с частотами 1/2, 1/4, 1/8 для всего остального (почти всего кристалла).
Я тупо пропускаю исходный клок через два глобальных клок-буфера, в муках формируя для одного из них сигнал clock enable.
Получаю допустимое возможное расхождение в фазах обоих клоков.
Но клок не меандр.

Так правильно?