Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Ответ:

Отправлено SAZH 02 ноября 2007 г. 13:48
В ответ на: Ответ: отправлено Nestorovich 01 ноября 2007 г. 23:55

Я не знаю VHDL. Но его синтаксис меня поражает. Видимо и Вас. Чего только стоит выражение if rising_edge(CLK)then
Представьте триггер. На его С вход непрерывно подается тактовая частота. Причем тут if (Если есть тактовая частота тогда). А потом еще и end if.
В верилоге этого нет. Все просто и понятно.
Он заточен на дровосеков от железа.


Составить ответ | Вернуться на конференцию

Ответы
Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
к трём прибавьте 5:
Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru