Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Ответ:

Отправлено SAZH 01 ноября 2007 г. 22:28
В ответ на: прошу помощи отправлено Nestorovich 01 ноября 2007 г. 20:31

Наверно дело в неправильном применении if elsif. В elsif он наверно никогда не перейдет. ведь все по перепаду фронту wr.
приоритетность надо учитывать. Сначало работа по условию, в отсутствие все остальное.
Скачайте с сайта xilinx документ xst.pdf
И переходите на верилог.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity testb is
port(
CLK,WR : in std_logic;
tx_data_load : in std_logic;
TX_EMPTY: out std_logic;
TX_DATA : in std_logic_vector(7 downto 0);
TX_BUF : out std_logic_vector(7 downto 0));
end testb;

architecture behav of testb is
signal TX_EMPTY_SS : std_logic;
begin

TX_BUF_LABEL:process (WR)
begin
if rising_edge(WR)then
TX_EMPTY_SS <= NOT tx_data_load;
if tx_data_load = '1' then
TX_BUF <= (others => '0');
else
TX_BUF <= TX_DATA;
end if;
end if;
end process;

TX_EMPTY_LABEL:process (CLK)
begin
if rising_edge(CLK)then
TX_EMPTY <= NOT TX_EMPTY_SS;
end if;
end process;
end behav;



Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 56:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru