Наверно дело в неправильном применении if elsif. В elsif он наверно никогда не перейдет. ведь все по перепаду фронту wr.
приоритетность надо учитывать. Сначало работа по условию, в отсутствие все остальное.
Скачайте с сайта xilinx документ xst.pdf
И переходите на верилог.
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity testb is
port(
CLK,WR : in std_logic;
tx_data_load : in std_logic;
TX_EMPTY: out std_logic;
TX_DATA : in std_logic_vector(7 downto 0);
TX_BUF : out std_logic_vector(7 downto 0));
end testb;
architecture behav of testb is
signal TX_EMPTY_SS : std_logic;
begin
TX_BUF_LABEL:process (WR)
begin
if rising_edge(WR)then
TX_EMPTY_SS <= NOT tx_data_load;
if tx_data_load = '1' then
TX_BUF <= (others => '0');
else
TX_BUF <= TX_DATA;
end if;
end if;
end process;
TX_EMPTY_LABEL:process (CLK)
begin
if rising_edge(CLK)then
TX_EMPTY <= NOT TX_EMPTY_SS;
end if;
end process;
end behav;