1) Warning: Found pins functioning as undefined clocks and/or memory enables

Используются сигналы проца /WR, /RD и ALE. По ALE работает только одна защелка, /RD и /WR используются как для логических функций, так и в качестве тактового сигнала записи в регистры (при этом еще генерится сигнал ENA для DFFE как результат ((AM[],AL[])==DEV_ADDR)

Как тут лучше назначить входы, чтобы квартус нормально это втянул?

2) Можно ли (и как) назначить выводы пинов (то есть без автоматического определения), чтобы собрать пины по группам и с нужной стороны ПЛИС для облегчения дальнейшей разводки платы?

Сильно не пинайте, квартус только поставил, вопросов много еще... да и с ПЛИС только начал заниматься :)