Да в настройках файла у меня стоит тип SystemVerilog_2005, он мне сам сказал, что для обработки такого синтаксиса должен стоять такой тип файла.
По поводу мышления то что вы описали в примере с триггерами понятно.
А вот как описать например такое, только не сами модули, а именно взаимодействие их:
Допустим по некоторому входному сигналу я должен выдать сигнал длительностью например 1500 тактов, а по спаду этого сигнала через 200 тактов начать принимать данные в регистры сдвига?