Скачал на электрониксе книгу Полякова А.К. несколько примеров и описание Verilog. Есть уже готовый проект на плис, но он в максе и нарисован как схема. Его надо переделать. Вот и совмещаю приятное с полезным так-сказать. Не изменять же схему. Лучше я попутно разберусь с верилогом и переделаю проект на нём, а то как-то схемы в плис рисовать на каменный век похоже! 8-)