Моя версия. В Veriloge не ГУРУ, но попробовал ... 17 ячеек (+) («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

---

Отправлено Gunner 26 июля 2002 г. 18:03 В ответ на: Спасибо, конечно. Но никто так и не сказал, почему это происходит ... отправлено Виноградов Алексей 26 июля 2002 г. 12:33

Если кто подскажет, как оптимизировать, буду благодарен.

module temp (in, clk, clr, state);
input in, clk, clr;
output state;
reg state;

parameter ON = 0;
parameter OFF = 1;

reg [7:0] cnt;
reg in_old;

always @(posedge clr or posedge clk)
begin
if (clr)
begin
cnt = 0;
state = OFF;
in_old = in;
end
else
begin
case (state)
OFF:
if (in == !in_old)
begin
state = ON;
in_old = in;
end
ON:
if (in == !in_old)
begin
state = ON;
cnt = 0;
in_old = in;
end
else
begin
cnt = cnt + 1;
in_old = in;
if (cnt == 253)
begin
state = OFF;
cnt = 0;
end
end
endcase
end
end
endmodule

• Блин, при отправке отступы "съелись" — Gunner   (26.07.2002 18:04, пустое)
  • Ответ: Дык влоб 9, вот если кто на меньшем числе возьмется, будет интересно(-) — cdg   (26.07.2002 18:25, пустое)
    • Я Ваш проект в МАКСе компилю и получаю 14 ячеек (LC) ... ??????? — Gunner   (26.07.2002 18:58, пустое)
    • это у Вас так в лоб, а у меня в лоб так не получилось ... :) — Gunner   (26.07.2002 18:34, пустое)