Так ведь не моделируется :) («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

---

Отправлено Tunik 26 июля 2002 г. 07:39 В ответ на: Re: как обойти все '1' отправлено IgorK 24 июля 2002 г. 21:39

Спасибо за все советы, но я именно так схему и реализую.
Вся проблема в том, что после синтеза (Synplisity) при моделирование счетчик (который используется для формирования Reset) напрочь отказывается что-либо считать, если на него не подать внешний сброс.
А его-то как раз и нет. Может как-то можно использовать сигнал GSR,
но как - я не знаю.
Простите, если не понятно написал. Фактически проблему можно свести к
такой:
"как описать в VHDL схему счетчика, на вход которого кроме Clk больше ничего не подается, и моделирование которого после синтеза и разводкти показывало бы что счетчик хотя бы начинает считать."