Имею комплект программ: ActiveHDL,Synplify,Quartus. Работаю с Synplify и Quartus из ActiveHDL. Симуляция кода на Verilog при функциональном моделировании работает нормально. Однако тот же код после синтеза (упаковки) не работает. Синтез (упаковка) проходят без ошибок. Выяснил что проблема в начальных условиях. Если завести в проекте сигнал сброса, то все хорошо. Однако в моем проекте нет такого сигнала, ведь PLD от Altera стартуют с заведомо известного состояния.
Как решается данная проблема?
Может есть какие-то глобальные настройки?