Подскажите на Verilog: регистр устанавливается по фронту одного сигнала, а сбрасывается - по фронту другого. («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Программируемые логические схемы и их применение»

Подскажите на Verilog: регистр устанавливается по фронту одного сигнала, а сбрасывается - по фронту другого.

Отправлено Axxcell 16 мая 2007 г. 13:11

А то Quartus ругается на
reg C;
always @(posedge A)
C=1'b1;
always @(posedge B)
C=1'b0;

Составить ответ | Вернуться на конференцию

Ответы

И будет ругаться. Ибо двухклочных триггеров в альтерах не существует. Переделывайте прынцып работы :) — SM (16.05.2007 13:30:4 80.92.255.53, пустое)
- кстати частенько это хочется сделать - сбрасывать одним, а устанавливать другим сигналом... — Electrovoicer (16.05.2007 15:08:37 195.131.133.163, пустое)
  - Для этого на более высокой тактовой надо выделить стробы, соответствующие нужным фронтам, и сделать триггер, работающий синкронно с клоком, и реагирующий на эти выделенные сигналы. — SM (16.05.2007 15:11:54 80.92.255.53, пустое)
    - А это... оно у ксайлинкса в апнотах или в "журнале" называется flancter. Я его на AHDL написал и немного допилил по сравнению со схемой с сайта. — ReAl (17.05.2007 00:42:48 193.200.68.218, 1532 байт)