вы ошибаетесь - формально(не трогаем джиттер) клок с PLL прекрасно выводится на любой PIN если не нарушены частотные свойства. поэтому все что вы говорите не ложится в логическую цепочку виртуального пина - поскольку с одной стороны виртуальный пин не должен вносить задержек при моделировании (либо это должно быть оговорено отдельно) поскольку он по описанию вводится для внутренних сигналов - как собственно вы и писали выше с другой стороны поскольку на него накладывают физику настоящего пина то он временную диаграмму искажает или вообще не дает даже странслировать проект ;-( перечитайте вопрос который я задал - ведь я в нем обозначил все то что вы пытаетесь мне рассказать и никаких идей новых вы не привносите своим постами ;-(