[an error occurred while processing this directive]
|
Конечно мы не используем "схемотехнику" :), кроме как склеить из кусков проект (чтоб заодно как структурку использовать) - но некоторые узлы, фактически, сильно отходят от "описательного" представления - являясь, по сути, схемным описанием на VHDL - исходя из представления логики внутри ПЛИСа, - сильно это утаптывает. Примеры? Просто - сейчас проект 20К100, 20К160 (модификации) - до этого в 20К400 думали не влезем :) Хотя усилий потрачено было достаточно для опт-ии, но не такие дикие сроки. Здесь, ИМХО, больше проблема ещё другая - документированность и формирование либ. Теперь, используя свои наработки - дальше будем клепать быстрее.
E-mail: info@telesys.ru