[an error occurred while processing this directive]
|
SUBDESIGN _reg_
(
clk,enaclk, load, d[7..0] : INPUT;
qq : OUTPUT;
)
VARIABLE
ff[7..0] : DFFE;
BEGIN
ff[].clk = clk;
ff[].ena = enaclk;
if load THEN
ff[].d = d[];
ELSE
ff[7..0].d = ff[6..0,GND].q;% сдвиг собственно % %ЗДЕСЬ БЫЛА%
END IF;
qq = ff[7].q;
END;
E-mail: info@telesys.ru