Отправлено SAZH 10 ноября 2006 г. 14:56 В ответ на: Кое-что есть, но.. э.. зато ещё на этапе синтеза я отлавливаю кучу глюков-описок, которые в случае верилога отловились бы только при симуляции, если не в готовом устройстве.. отправлено <font color=gray>Dr_Alex</font> 10 ноября 2006 г. 14:43

Это Вы себе придумали.
Уж если я в графическом редакторе без глюков работаю,то уж на языке и подавно.
Что меня настораживает в VHDL, так это его непредсказуемость при моделировании при использовании типа signal t: integer range 0 to 11;
Вырвано из контекста. Но при таком описании счетчика в Квартусе было:
t<=t+1;
При функциональном моделировании cчитает в плюс, при временном в минус. А на выходе все правильно.
Ну его нафиг.

• :)))) VHDL тут не при чём, все вопросы к своему синтезатору. — Dr_Alex   (10.11.2006 14:58 213.33.211.66, пустое)
  • Ответ: — SAZH   (10.11.2006 15:05 212.113.112.201, 199 байт)
  • Ответ: — SAZH   (10.11.2006 15:02 212.113.112.201, 98 байт)
    • Тогда я вообще не понимаю о чём речь. Он может считать хоть в коде грея или как угодно, главное чтоб результат арифметическиих операций был правильный. И явное преобразование в битовый вид обязательно даст ожидаемый вами результат. — Dr_Alex   (10.11.2006 15:07 213.33.211.66, пустое)
      • Ответ: — SAZH   (10.11.2006 15:20 212.113.112.201, 210 байт)
        • Нагреться нельзя, надо понимать что тип integer это тип integer, и его представление скрыто от вас. — Dr_Alex   (10.11.2006 15:25 213.33.211.66, пустое)
          • Ответ: — SAZH   (10.11.2006 15:30 212.113.112.201, 89 байт)
            • Ответ: Verilog forever!!! :) — axalay   (10.11.2006 16:13 212.5.127.53, пустое)