Отправлено SAZH 04 октября 2006 г. 13:35 В ответ на: Ответ: отправлено <font color=gray>Vladimir M</font> 04 октября 2006 г. 13:24

Я не знаю как эту связку трактовать. При моделировании в Квартусе начиная с нулевого отсчета времени они в нуле. Как в реальности в CPLD, я не знаю. Я работаю с FPGA. Там есть понятие инициализация,
ограничение типа NOT-GATE PUSH-BACK.
Но это не важно. Все зависит от постановки задачи. Везде можно выкрутиться различными ухищрениями, что бы наверняка. Например асинхронный ресет сет не затрагивает логические ресурсы. Значит можно задействовать внешийGCLRn. Или ресет сет можно организовать и на внутренней логике. (позаботившись о том , чтобы эту часть схемы синтезатор не выкинул при оптимизации).