Отправлено Rokon 04 октября 2006 г. 08:22 В ответ на: Ответ: а мож потому что у тебя идеальный входной сигнал? Да и зачем по этому поводу париться-у меня не было ни разу проблем. Или у тя там оочень большие требования к клоку? отправлено axalay 02 октября 2006 г. 16:30

Просто в репорте есть такая строка "Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled", ну а далее смотрим хелп по данной строке, так всё написано...