|
|
Симулю два Циклона2, соединенных LVDS, в Моделсиме.
Собственно, в первом Циклоне ALTLVDS_TX, во втором ALTLVDS_RX. Тестбенчем задаются данные на ТХ, клок, и описывается соединение пинов
`timescale 1 ps/ 1 ps
module lvdsrxtx_tb1();
reg r_TXCLK;
reg [19:0]r_TXIN;
wire w_TXCLK;
wire [19:0]w_TXIN;
wire [1:0]TXOUT;
wire TXOUTCLK;
wire TXCORECLK;
wire [19:0]LVDSRX;
wire RXOUTCLK;
assign {w_TXCLK, w_TXIN} = {r_TXCLK, r_TXIN};
LVDSsend1 tx (.TXCLK(w_TXCLK),
.TXIN(w_TXIN),
.TXOUT(TXOUT),
.TXOUTCLK(TXOUTCLK),
.TXCORECLK(TXCORECLK));
LVDSrx1 rcv (.RXCLK(TXOUTCLK),
.RXIN(TXOUT),
.RXDATA(LVDSRX),
.RXOUTCLK(RXOUTCLK));
initial
begin
r_TXCLK = 0;
r_TXIN = 0;
end
always #16666 r_TXCLK = ~r_TXCLK;
always @(posedge TXCORECLK)
r_TXIN = r_TXIN + 1;
endmodule
Вроде все просто, как батон.
Однако принятые данные - полная чушь.
Может как-то надо Моделсиму особо сказать, что это LVDS?
Спасибо...
|
|
E-mail: 
info@telesys.ru
