Отправлено илья 25 апреля 2006 г. 21:52 В ответ на: Xilinx MIG 1.5 и симуляции DDR SDRAM отправлено softfan 25 апреля 2006 г. 15:12

Are you sure that port names are same as in your module and also it should be 12 port and not 18 see last error note "Too many port connections. Expected 12, found 18"

• а если разные то vsim комманда ругается что модуль не задан... — SoftFAN   (26.04.2006 11:42 82.208.111.90, пустое)

E-mail: info@telesys.ru