Отправлено Vasilij 18 апреля 2006 г. 18:53 В ответ на: Ответ: Я о том, что нигде не гаранитируется что на 1 клок на входе будет получаться 2 клока на выходе, да и еще с заданой фазой. отправлено Artem-1.6E-19 18 апреля 2006 г. 09:34

Понятно, что с фазой тактов после PLL не все так просто. Хотя Altera обещает, что в "Normal Mode" PLL выравнивает фазы входных тактов и тех, что идут после PLL на входы регистров в IOE.
Правда в случае с передачей данных по LVDS на мой взгляд лучше использовать "No Compensation Mode".

• Ответ: Я не знаю что такое но компенсайшион, но вот что гарантируется фаза выхода относительно фазы входа я не видел. — Artem-1.6E-19   (19.04.2006 04:46 222.101.201.216, пустое)
  • Ответ: На словах Altera обещает, но конкретными цифрами себя не ограничивает ... — Vasilij   (19.04.2006 16:16 213.148.165.94, 62 байт)
    • Ответ: Тоесть во втором циклоне, можно взять входной сигнал, его умножить в несколько раз, фазу сдвинуть, и при этом остаться в томже клок домене? — Artem-1.6E-19   (20.04.2006 05:00 222.101.201.216, 237 байт)
      • Ответ: Ну в общем да, этим PLL и хорош (пусть меня поправят, если я не прав), а разница между PLL'ами в 1 и 2 Cyclon'ах небольшая. — Vasilij   (20.04.2006 17:58 213.148.165.94, пустое)
        • Ответ: Стремно. — Artem-1.6E-19   (21.04.2006 12:37 222.101.201.216, пустое)

E-mail: info@telesys.ru