Отправлено moore 30 марта 2006 г. 13:56 В ответ на: state в sensitivity list лишний отправлено <font color=gray>Shtirlits</font> 30 марта 2006 г. 04:07

library IEEE;
use IEEE.STD_LOGIC_1164.all;

ENTITY proba IS
PORT
(
clk1: INSTD_LOGIC;
clk2: INSTD_LOGIC;
outs: outSTD_LOGIC
);
END proba;

ARCHITECTURE rtl OF proba IS
type T_state is (s0,s1);
signal State : T_state := s0;
BEGIN
 process (clk1,clk2,state)

begin
case state is
when s0 =>
if (RISING_EDGE(clk1)) then
State <= s1;
outs <= '1';
end if;
when s1 =>
if (RISING_EDGE(clk2)) then
State <= s0;
outs <= '0';
end if;
end case;
end process;

END rtl;

E-mail: info@telesys.ru