|
|
в альтеровских чипах для предустановки регистров я использовал внешний глобальный сигнал сброса. в xilinxe я этого не нашел, но разбираясь нашел компонет startup component, который вроде отвечает за все эти дела. не скажите, так ли я все понял. этот самый компонент сам генерит сигналы сброса и предустановки внутри плис, после конфигурации, т.к. пинов "глобал резет" я не нашел на чипах (Virtex).
вообще чем больше читаю, тем больше понимаю, что запутываюсь. Нашел такой документ "Simulatin Verilog", выдержка из него:
Many HDL designs that target Xilinx® FPGA devices have a user reset that initializes all registers in the design during the functional simulation. For these designs, it is not necessary to emulate the GSR pulse that occurs after the device is configured. If the design contains registers that are not connected to a user reset, the GSR pulse can be emulated to ensure that the functional simulation matches the timing simulation.
In the design code, declare a GSR as a Verilog wire. The GSR is not specified in the port list for the module. Describe the GSR to reset or set every inferred register or latch in your design. GSR need not be connected to any instantiated registers or latches, as the UNISIM models for these components connect to GSR directly. This is shown in the following example.
module my_counter (CLK, D, Q, COUT);
input CLK, D;
output Q;
output [3:0] COUT;
wire GSR;
reg [3:0] COUT;
always @(posedge GSR or posedge CLK)
begin
if (GSR == 1’b1)
COUT = 4’h0;
else
COUT = COUT + 1’b1;
end
...
В примере видно, что резета внешнего. А GSP используется как wire только для достоверного временного анализа (чтообы не было состояний Х).
Из всего этого я понял, что у Xilinx'а нет внешнего (пользовательского) сигнала предустановки (у Алтеры есть) и он тригера сбрасываются автоматичски, после завершения конфигуации. Может кто поподробнее описать Start-up последовательность, а то прочитал много всего, но сейчас в голове каша какая-то.
|
|
E-mail: 
info@telesys.ru
