[an error occurred while processing this directive]
Может быть вы "не честно" реализовали "Slave Pipelined Read Transfer with Variable Latency"
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Major 02 марта 2006 г. 13:34
В ответ на: Дополнение отправлено
<font color=gray>NTPQA</font> 02 марта 2006 г. 12:32
и на этапе синтеза синтезатор путается. Снимаете сигналы раньше чем надо, или выставляете не в то время? When the peripheral is ready to return valid data, it asserts readdata and readdatavalid simultaneously and holds the signals until the next rising edge of clk. The Avalon switch fabric captures readdata and readdatavalid on this clock edge, and the data phase (and the whole transfer) ends.
info@telesys.ru
