попробуйте («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] попробуйте

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено cdg 17 февраля 2006 г. 11:52
В ответ на: Знак в Verilog. отправлено <font color=gray>cx</font> 17 февраля 2006 г. 11:43

module test(
input clk,
input signed [3:0] in,
output signed [7:0] out);

parameter signed [3:0] coeff0 = 10'b1010; // -6 or 10

//////////
wire signed [3:0] Tmp;
/////////////

reg signed [3:0] temp [1:0];

////////
assign Tmp = temp[0];
assign out = Tmp * coeff0;
////////

always @(posedge clk) temp[0] <= in;

endmodule

Ответ: — cx (17.02.2006 12:03 81.195.97.67, 38 байт)
- Не знаю, вспомнил по наитию, когдато на подобное напарывался. — cdg (17.02.2006 12:09 80.68.3.242, пустое)
  - Спасибо. — cx (17.02.2006 12:10 81.195.97.67, пустое)
  - Еще reg [3:0] temp [1:0] без signed можно — cdg (17.02.2006 12:10 80.68.3.242, пустое)

Отправка ответа