[an error occurred while processing this directive]
|
Clock Information:
------------------
-----------------------------------+------------------------+-------+
Clock Signal | Clock buffer(FF name) | Load |
-----------------------------------+------------------------+-------+
CLK | BUFGP | 1186 |
U4/_n02111(U4/_n02111:O) | BUFG(*)(U4/_n0002_23) | 75 |
U4/VSO1:Q | BUFG | 72 |
-----------------------------------+------------------------+-------+
(*) This 1 clock signal(s) are generated by combinatorial logic,
and XST is not able to identify which are the primary clock signals.
Please use the CLOCK_SIGNAL constraint to specify the clock signal(s) generated by combinatorial logic.
На клок CLK констрэйнт CLOCK_SIGNAL задан, это ни на что не повлияло...
Собственно, вопрос: почему синтезер может создавать дополнительные клоки? Точнее даже так: почему он подключает ко входу синхронизации каких-то флипфлопов выходы комбинаторной логики, хотя все поведение описано в пределах одного КЛОК ПРОЦЕССа?
E-mail: info@telesys.ru