Отправлено des00 20 января 2006 г. 19:16 В ответ на: сокращением использования логики (см.пример 1 и 2) -> отправлено Doka 20 января 2006 г. 18:29

а с тем, что асинхронные ресет, для быстродействующих блоков это зло (например для математики), т.к. в этом случае синтезатор не может исползовать выводы set/reset у Xilinx тригера, которые помимо наличия хардварного приоритета (в отличие от альтер(кулон, кулон2)) имеют возможность задать любую рекацию выхода тригера на сигнал.
А начальную инициализацию они рекомендуют вставлять в битрстрим в таком случае.
Вот только загвоздка в этом есть, я попробывал их примеры в симплифай 8.2, так вот он делает все равно по старому. Что бы добиться того же результата нужно ручками разбить лог.функцию на составляющие и подать на ресет/сет.
А так очень удобная вешь, позволяет сделать 3-х канальный регистр.
1-я запись по входу D, 2-3 по входам set, reset. :) единственно что напрягает не очень хорошие тайминги по этим выводам.

• А вы не ошибаетесь? В каком семействе xilinx set/reset у тригера синхронные? — cx   (21.01.2006 00:34 213.87.88.2, пустое)
  • V4/S3e к большому сожалению такой возможности нет у S3 :( — des00   (21.01.2006 10:04 80.89.147.5, 5 байт)
• поправлюсь, Чиатть заголовок как "Впервые это было не в XCELL......" — des00   (20.01.2006 19:16 80.89.147.5, пустое)

E-mail: info@telesys.ru