[an error occurred while processing this directive]
|
как и в VHDL, кучу лишнего г-на писать надо. И типизованность зло...чая. Хоть там среда и по типу "Borland builder", почти все за тебя пишет, но типизованность не отменить. По сему так я и при своих остался - верилог для асиков и ахдл для ПЛИС.
E-mail: info@telesys.ru