Отправлено slava2005 05 октября 2005 г. 19:08

module count_my (clock, out);
input clock;
output out;
reg out;
reg [7:0] out1;
always @(posedge clock)
out1 = out1 +1;
out = out1[7];
endmodule

• Ответ: — SAZH   (06.10.2005 11:54 212.113.112.201, 1776 байт)
• Вместо out=out1[7] поставьте assign out=out[7]. и out объявите как wire. А блокирующие/неблокирующие тут ни причем. — SM   (06.10.2005 09:43 213.141.159.26, пустое)
  • Еще как причем. (+) — dxp   (06.10.2005 11:11 194.226.180.10, 337 байт)
    • По коду я себе представляю, что просто assign забыли. Так как блока нет. А в always всего одна операция - инкремент. — SM   (06.10.2005 12:46 195.225.131.183, пустое)
  • assign out=out1[7]. кнопка не нажалась... — SM   (06.10.2005 09:45 213.141.159.26, пустое)
• Запомните золотое правило: в комбинационных блоках надо использолвать блокирующие присваивания, в регистровых - неблокирующие. И проблем никогда не будет. Замените `=` на `<=`. — dxp   (06.10.2005 09:34 194.226.180.10, пустое)
• Ответ: — SAZH   (05.10.2005 22:25 217.15.19.179, 210 байт)
• Как минимум, неверно — Gate   (05.10.2005 19:43 85.142.10.5, 170 байт)
  • я точно дурак. но вроде разобрался — slava2005   (05.10.2005 20:09 83.237.54.4, пустое)
    • просто первый раз пытаюсь что-то нарисовать на verilog — slava2005   (05.10.2005 20:09 83.237.54.4, пустое)